使用数据流描述风格的Verilog 设计一个2选1电路。下图为简单2选1电路的顶层示意图，其功能为：当sel为1时，out=a;当sel为0时，out=b;
/********** Begin *********/module sel2_1(a,b,sel,out);//请补全端口列表/********** End *********/input a;input b;input sel;output out;/********** Begin *********/assign out=(a&sel)|(b&~sel);//使用assign连续赋值语句实现当sel为1时，out=a;当sel=0时，out=b;/********** End *********/endmodule
